JavaScript is required

Quá trình Synthesis là giai đoạn nào trong quy trình thiết kế vi mạch?

A.

A. Giai đoạn đầu tiên

B.

B. Giai đoạn cuối cùng

C.

C. Giai đoạn trung gian

D.

D. Không phải là giai đoạn, mà là quy trình song song

Trả lời:

Đáp án đúng: C


Quá trình Synthesis (tổng hợp logic) là một giai đoạn trung gian quan trọng trong quy trình thiết kế vi mạch. Nó chuyển đổi mô tả chức năng của mạch (thường được viết bằng ngôn ngữ mô tả phần cứng như Verilog hoặc VHDL) thành một mạng lưới các cổng logic cụ thể (ví dụ: AND, OR, NOT, XOR, v.v.) từ một thư viện tế bào chuẩn (standard cell library). Giai đoạn này diễn ra sau giai đoạn đặc tả (specification) và thiết kế kiến trúc (architectural design) và trước các giai đoạn như đặt vị trí (placement), định tuyến (routing) và kiểm tra.

Câu hỏi liên quan