Khi truy nhập khối Cache với Cache có 4 khối và bus địa chỉ 24 bit thì bộ điều khiển bộ nhớ sẽ tách

Câu hỏi này kiểm tra kiến thức về cách bộ điều khiển bộ nhớ quản lý địa chỉ khi truy cập cache, đặc biệt là trong trường hợp cache có 4 khối. * **Cache có 4 khối** nghĩa là cần 2 bit để định địa chỉ một khối cụ thể trong cache (vì 2^2 = 4). Các bit này sẽ chọn 1 trong 4 khối. * **Bus địa chỉ 24 bit** là tổng số bit mà CPU sử dụng để địa chỉ hóa bộ nhớ. Khi truy cập cache, một phần của địa chỉ này được sử dụng để tìm kiếm trong cache. **Phân tích các lựa chọn:** * **A. 4 bit địa chỉ để xác định vị trí khối cache trong bộ nhớ cache:** Sai. Vì chỉ có 4 khối cache, chỉ cần 2 bit để xác định vị trí khối cache. * **B. 2 bit địa chỉ đưa vào thanh ghi địa chỉ bộ nhớ MAR:** Sai. Mặc dù 2 bit được sử dụng cho cache, nhưng chúng không trực tiếp đưa vào thanh ghi địa chỉ bộ nhớ (MAR) trong quá trình tìm kiếm cache. MAR chứa địa chỉ đầy đủ của bộ nhớ chính. * **C. các bit địa chỉ A1A0 đưa vào thanh ghi địa chỉ bộ nhớ MAR:** Đúng. Vì cache có 4 khối, nên cần 2 bits (A1, A0) để chọn 1 trong 4 khối cache. * **D. 22 bit để xác định số hiệu thẻ của khối cache cần truy nhập:** Sai. Số bit cho tag phụ thuộc vào kích thước cache, kích thước khối (block size), và kích thước địa chỉ bộ nhớ. Trong trường hợp này, chúng ta không có đủ thông tin để kết luận chính xác 22 bit được dùng cho tag. Ta biết 2 bits dùng để đánh số dòng (line) của cache. Như vậy, 24 bits địa chỉ sẽ được chia thành: tag + line + offset. Vì số lượng dòng là 4 (cần 2 bits), số bits offset phụ thuộc vào kích thước block. Nếu câu hỏi không cho kích thước block, chúng ta không thể tính chính xác số bits cho tag. Tuy nhiên, việc nói *chắc chắn* 22 bits dùng cho tag là không chính xác. **Vậy, đáp án đúng nhất là C.**