Khi CPU thực hiện lệnh theo kỹ thuật song song mức lệnh thì cách viết lệnh nào sau đây là hợp lý hơn

A. a:= x + 10; b:=a + 10; (1)

B. a:= x + 10; b:=x + 20; (2)

C. b:= x + 20; a:=b -10; (3)

D. Cả (1) (2) (3) đều không thể thực hiện được theo kỹ thuật song song mức lệnh

Trả lời:

Đáp án đúng: B

Kỹ thuật song song mức lệnh (Instruction-Level Parallelism - ILP) cho phép CPU thực hiện nhiều lệnh cùng một lúc. Để tận dụng ILP, các lệnh cần độc lập với nhau, tức là kết quả của lệnh này không phụ thuộc vào kết quả của lệnh khác. Phương án A: `a:= x + 10; b:=a + 10;` - Lệnh `b:=a + 10` phụ thuộc vào kết quả của lệnh `a:= x + 10`, nên không thể thực hiện song song. Phương án B: `a:= x + 10; b:=x + 20;` - Hai lệnh này hoàn toàn độc lập, không có sự phụ thuộc dữ liệu nào, nên có thể thực hiện song song. Phương án C: `b:= x + 20; a:=b -10;` - Lệnh `a:=b - 10` phụ thuộc vào kết quả của lệnh `b:= x + 20`, nên không thể thực hiện song song. Do đó, phương án B là hợp lý nhất để thực hiện theo kỹ thuật song song mức lệnh.

450+ câu hỏi trắc nghiệm Kiến trúc máy tính phân tích và giải thích đáp án - Phần 1

50 câu hỏi 60 phút

Bắt đầu thi

Câu hỏi liên quan

Câu 29:

Cấu trúc một khối Cache gồm các phần

Lời giải:

Đáp án đúng: A

Cấu trúc một khối cache bao gồm ba thành phần chính: số hiệu thẻ (tag), bit cờ (flag bit, thường ký hiệu là F), và khối dữ liệu (data block). Số hiệu thẻ dùng để xác định khối dữ liệu này tương ứng với vùng nhớ nào trong bộ nhớ chính. Bit cờ F cho biết khối dữ liệu trong cache có hợp lệ (valid) hay không. Khối dữ liệu chứa bản sao của dữ liệu từ bộ nhớ chính. Do đó, đáp án A là chính xác.

Câu 30:

Khẳng định nào sau đây là đúng

Lời giải:

Đáp án đúng: D

Cache là bộ nhớ truy cập nhanh, được sử dụng để lưu trữ dữ liệu mà CPU có khả năng cần đến trong tương lai gần. Do đó, tốc độ truy cập dữ liệu vào Cache nhanh hơn nhiều so với DRAM (Dynamic Random-Access Memory). Tốc độ truy cập vào các thanh ghi của CPU còn nhanh hơn Cache. DRAM nhanh hơn bộ nhớ thứ cấp (ví dụ: ổ cứng). Vì vậy, đáp án đúng là B.

Câu 31:

Khi truy nhập bộ nhớ cache với cache có 8 khối và bus địa chỉ 32 bit thì bộ điều khiển bộ nhớ sẽ dùng

Lời giải:

Đáp án đúng: A

Bộ nhớ cache có 8 khối, nghĩa là cần 3 bit (2^3 = 8) để đánh địa chỉ một khối cụ thể trong cache. Bus địa chỉ có 32 bit, và 3 bit được dùng để chọn khối cache, vậy số bit còn lại (32 - 3 = 29) được dùng để xác định số hiệu thẻ (tag) của khối cache cần truy nhập.

Câu 32:

Trong hệ thống ngắt cứng ở chế độ ưu tiên cố định thì:

Lời giải:

Đáp án đúng: A

Trong hệ thống ngắt cứng với chế độ ưu tiên cố định, các yêu cầu ngắt (IRQ) được gán mức ưu tiên khác nhau. Thông thường, IRQ0 có mức ưu tiên cao nhất, và mức ưu tiên giảm dần khi số IRQ tăng lên. Vì vậy, đáp án A là chính xác.

Câu 33:

Trong hệ thống ngắt cứng, biết yêu cầu ngắt của thiết bị UART 8250/16450 tương ứng với tín hiệu IRQ4 của PIC 8259 "chủ", để cấm IRQ4 kích hoạt hệ thống ngắt cứng thì:

Lời giải:

Đáp án đúng: B

Để cấm (mặt nạ) một yêu cầu ngắt cứng cụ thể trong PIC 8259, ta cần đặt bit tương ứng với yêu cầu ngắt đó trong thanh ghi mặt nạ ngắt (Interrupt Mask Register - IMR) lên 1. Trong trường hợp này, UART 8250/16450 sử dụng IRQ4. Do đó, để cấm IRQ4, ta cần đặt bit D4 của thanh ghi mặt nạ ngắt lên 1. Các bit còn lại không ảnh hưởng đến việc cấm ngắt IRQ4, nên không cần thiết phải đặt chúng bằng 0 hoặc 1.

Câu 34:

Trong hệ thống ngắt cứng, biết yêu cầu ngắt của bàn phím tương ứng với tín hiệu IRQ4, vậy để cho phép hệ thống bàn phím và cấm các yêu cầu ngắt còn lại kích hoạt hệ thống ngắt cứng thì giá trị trong thanh ghi mặt nạ ngắt IMR của PIC số 1 là:

Lời giải: