Dùng Timer1 mode NORMAL để tạo thời gian delay 0.5 giây, tính giá trị nạp cho TCNT1. Cho hệ số chia N = 256, Fosc = 8 MHz.

Câu hỏi yêu cầu xác định cấu hình thanh ghi TCCR1A và TCCR1B để Timer1 hoạt động ở chế độ NORMAL (đếm tràn) và có hệ số chia tần số N = 1024. Chế độ NORMAL tương ứng với các bit WGM13:WGM10 = 0000. Hệ số chia 1024 tương ứng với các bit CS12:CS10 = 101. Do đó, ta có: * TCCR1A = 0x00 (WGM11:WGM10 = 00) * TCCR1B = 0x05 (WGM13:WGM12 = 00, CS12:CS10 = 101) Vậy đáp án đúng là A. TCCR1A = 00H, TCCR1B = 05H.

Để Timer1 hoạt động ở chế độ NORMAL và có hệ số chia tần số N = 1024, chúng ta cần cấu hình các thanh ghi TCCR1A và TCCR1B như sau: * **Chế độ NORMAL:** Để chọn chế độ NORMAL, cả hai bit WGM11 và WGM10 trong TCCR1A phải bằng 0, và cả hai bit WGM13 và WGM12 trong TCCR1B cũng phải bằng 0. Điều này có nghĩa là TCCR1A = 0x00 và các bit liên quan trong TCCR1B phải bằng 0. * **Hệ số chia tần số N = 1024:** Để chọn hệ số chia 1024, ba bit CS12, CS11 và CS10 trong TCCR1B phải được đặt thành 101. Điều này có nghĩa là CS12 = 1, CS11 = 0 và CS10 = 1. Trong hệ thập lục phân, điều này tương ứng với giá trị 0x05. Kết hợp cả hai yêu cầu trên, ta có TCCR1A = 0x00 và TCCR1B = 0x05. Do đó, đáp án đúng là A. **Các lựa chọn khác không đúng vì:** * Các lựa chọn B, C, D đều đưa ra các giá trị không phù hợp với chế độ NORMAL (WGM1x) hoặc hệ số chia tần số 1024 (CS1x).

Câu hỏi yêu cầu tìm phát biểu sai về hoạt động của Timer ở chế độ CTC4 khi OCRnB < OCRnA < FFFFH. Trong chế độ CTC (Clear Timer on Compare Match), timer sẽ đếm đến một giá trị so sánh và sau đó được đặt lại về 0. OCF1A và OCF1B là các cờ báo ngắt so sánh cho kênh A và B tương ứng. * **A. OCF1A = 1 khi TCNT1 = OCR1A:** Phát biểu này đúng. Khi giá trị của thanh ghi TCNT1 bằng với giá trị của thanh ghi OCR1A, cờ OCF1A sẽ được thiết lập (đặt lên 1). * **B. Thanh ghi TCNT1 tiếp tục tăng khi OCF1B = 1:** Phát biểu này sai. Trong chế độ CTC, khi TCNT1 bằng OCR1A (và OCF1A = 1), hoặc khi TCNT1 bằng OCR1B (và OCF1B = 1), thì TCNT1 sẽ được đặt lại về 0, chứ không tiếp tục tăng. * **C. Thanh ghi TCNT1 chuyển về 0 khi OCF1A = 1:** Phát biểu này đúng. Đây là bản chất của chế độ CTC, khi TCNT1 đạt giá trị so sánh OCR1A, nó sẽ được đặt lại về 0. * **D. Thanh ghi TCNT1 chuyển về 0 khi OCF1B = 1:** Phát biểu này đúng. Tương tự như OCR1A, khi TCNT1 đạt giá trị so sánh OCR1B, nó cũng sẽ được đặt lại về 0. Do đó, phát biểu sai là B.

Đoạn chương trình chờ cờ ICF1 (Input Capture Flag) được bật trong thanh ghi TIFR1. Khi cờ này được bật, giá trị hiện tại của bộ đếm Timer1 (ICR1) sẽ được sao chép vào thanh ghi ICR1L (byte thấp) và ICR1H (byte cao). Sau đó, chương trình sẽ đọc ICR1L vào R18 và ICR1H vào R19. Sai lệch tối đa xảy ra do thời gian giữa thời điểm cờ ICF1 được bật và thời điểm các lệnh LDS (Load Direct from SRAM) được thực thi. Trong khoảng thời gian này, bộ đếm Timer1 vẫn tiếp tục tăng. Giả sử sau khi sự kiện Capture xảy ra (ICF1 được set), thì bộ đếm vẫn tiếp tục đếm cho đến khi lệnh LDS R18, ICR1L được thực thi. Tiếp theo đến lệnh LDS R19, ICR1H. Khoảng thời gian thực thi mỗi lệnh LDS là 2 chu kỳ xung clock. Vậy tổng thời gian trôi qua từ lúc xảy ra capture event đến khi R19 được load là 4 chu kỳ xung clock. Tuy nhiên, câu hỏi yêu cầu "sai lệch giá trị tối đa giữa bộ đếm Timer1 và nội dung R19:R18 sau khi copy ICR1 vào R19:R18". Như vậy cần tính đến độ trễ tối đa của việc copy từ bộ đếm Timer1 vào thanh ghi ICR1. Việc ghi vào ICR1 thực tế không xảy ra ngay lập tức khi sự kiện Capture xảy ra, cần một số clock cycle để hoàn thành. Thông thường con số này nhỏ (1-2 chu kỳ xung clock). Để đơn giản ta xem như việc copy này xảy ra tức thời. Sau khi cờ ICF1 được set và giá trị bộ đếm được (giả sử) copy tức thời vào ICR1, chương trình thực hiện: 1. Đọc ICR1L vào R18 (2 chu kỳ xung clock). 2. Đọc ICR1H vào R19 (2 chu kỳ xung clock). Trong quá trình này, Timer1 vẫn tiếp tục đếm. Do đó, giá trị của Timer1 có thể lớn hơn giá trị trong R19:R18. Sai lệch tối đa sẽ là số lượng xung clock mà Timer1 đếm được trong thời gian thực hiện hai lệnh LDS. Vì mỗi lệnh LDS mất 2 chu kỳ xung clock, tổng cộng là 4 chu kỳ xung clock. Tuy nhiên, cần phải xem xét cả thời gian cần thiết để CPU xử lý ngắt và thực hiện các lệnh liên quan đến việc đọc dữ liệu từ ICR1 vào các thanh ghi R18 và R19. Thông thường, quá trình này có thể mất từ 6 đến 8 chu kỳ xung clock tùy thuộc vào kiến trúc và tốc độ xung clock của vi điều khiển. Trong trường hợp này, sai lệch lớn nhất có thể là 8.

Đầu tiên, ta phân tích đoạn code:

- LDI R17,0\nSTS TCCR1A,R17: Ghi giá trị 0 vào thanh ghi TCCR1A. Điều này có nghĩa là các bit COM1A1, COM1A0, COM1B1, COM1B0, WGM11, WGM10 đều bằng 0.

- LDI R17,$43\nSTS TCCR1B,R17: Ghi giá trị 0x43 (0b01000011) vào thanh ghi TCCR1B. Điều này có nghĩa là các bit ICNC1, ICES1, WGM13, WGM12, CS12, CS11, CS10 có giá trị lần lượt là 0, 1, 0, 0, 0, 1, 1.

Từ đó, ta suy ra:

- WGM13 = 0, WGM12 = 0, WGM11 = 0, WGM10 = 0: Timer1 hoạt động ở chế độ NORMAL.

- CS12 = 0, CS11 = 1, CS10 = 1: Prescaler là 64. Do đó, CLK_T1 = 64 / Fck = 64 / 8MHz = 8µs.

- ICES1 = 1: Tín hiệu bắt ngõ vào kích khởi cạnh lên.

Vậy, Timer1 hoạt động ở chế độ NORMAL, CLK_T1 = 8 µs, tín hiệu bắt ngõ vào kích khởi cạnh lên.