Chế độ FIQ của ARM thực hiện nhanh các ISR do:

Khi xảy ra ngoại lệ (Exception) trong hệ thống ARM, bộ xử lý sẽ nhảy đến một vị trí cố định, được xác định trước trong bộ nhớ để thực hiện các lệnh xử lý ngoại lệ tương ứng. Các vị trí này được gọi là vector ngắt (interrupt vector table) hoặc bảng xử lý ngoại lệ (exception vector table). Mỗi loại ngoại lệ (ví dụ: ngắt, lỗi bộ nhớ, lệnh không hợp lệ) sẽ có một địa chỉ riêng trong bảng này.

Địa chỉ quay về (return address) khi xảy ra ngoại lệ (exception) thường được lưu trữ ở đỉnh của ngăn xếp (stack). Khi một ngoại lệ xảy ra, hệ thống cần lưu lại địa chỉ lệnh mà chương trình đang thực thi để sau khi xử lý ngoại lệ xong, chương trình có thể tiếp tục thực thi từ vị trí đó. Ngăn xếp là cấu trúc dữ liệu phù hợp cho việc này vì nó tuân theo nguyên tắc LIFO (Last-In, First-Out), đảm bảo địa chỉ quay về được lấy ra theo đúng thứ tự ngược lại với thứ tự các ngoại lệ xảy ra (nếu có nhiều ngoại lệ lồng nhau).

Các lựa chọn khác không chính xác vì:
- Thanh ghi đa năng (general-purpose registers) thường được sử dụng cho các mục đích khác nhau và không chuyên biệt để lưu trữ địa chỉ quay về khi có ngoại lệ.
- Các thanh ghi LR tương ứng: LR (Link Register) thường được dùng để lưu địa chỉ quay về khi gọi hàm/thủ tục, nhưng không phải lúc nào cũng được dùng cho ngoại lệ, tùy thuộc vào kiến trúc hệ thống.
- Các vị trí cố định trong bộ nhớ: Việc lưu địa chỉ quay về ở các vị trí cố định trong bộ nhớ sẽ không linh hoạt và không hỗ trợ việc xử lý các ngoại lệ lồng nhau (nested exceptions).

Khi một ngoại lệ xảy ra trong CPU ARM, nó thực hiện các bước sau:

1. Lưu địa chỉ quay về: CPU lưu địa chỉ của lệnh tiếp theo sẽ được thực thi sau khi xử lý ngoại lệ. Địa chỉ này được lưu để sau khi xử lý xong ngoại lệ, CPU có thể quay lại thực hiện tiếp chương trình chính.
2. Lưu thanh ghi CPSR vào SPSR: Thanh ghi CPSR (Current Program Status Register) chứa các cờ trạng thái hiện tại của CPU. Khi xảy ra ngoại lệ, giá trị của CPSR được lưu vào thanh ghi SPSR (Saved Program Status Register) tương ứng với chế độ ngoại lệ. Điều này cho phép khôi phục trạng thái CPU sau khi xử lý ngoại lệ.
3. Đổi chế độ hoạt động, lập cờ cấm ngắt: CPU chuyển sang một chế độ hoạt động đặc biệt (ví dụ: Supervisor mode, Interrupt mode, Abort mode, Undefined mode, System mode) tùy thuộc vào loại ngoại lệ xảy ra. Đồng thời, cờ cấm ngắt (interrupt disable flag) thường được thiết lập để ngăn các ngắt khác làm gián đoạn quá trình xử lý ngoại lệ hiện tại.

Vì cả ba hành động trên đều xảy ra khi CPU ARM gặp ngoại lệ, đáp án đúng là "Cả ba câu kia đều đúng".

Khi CPU ARM kết thúc một ngoại lệ, nó thực hiện các bước sau:

1. Phục hồi giá trị của PC từ LR: CPU sử dụng giá trị được lưu trữ trong thanh ghi Liên kết (LR) để khôi phục giá trị của Bộ đếm Chương trình (PC), cho phép thực thi tiếp tục từ điểm mà nó bị gián đoạn bởi ngoại lệ.
2. Phục hồi giá trị của CPSR từ SPSR: CPU khôi phục nội dung của Thanh ghi Trạng thái Chương trình Hiện tại (CPSR) từ Thanh ghi Trạng thái Chương trình đã Lưu (SPSR). Điều này khôi phục trạng thái trước đó của bộ xử lý, bao gồm các cờ điều kiện và chế độ hoạt động.
3. Xóa các cờ cấm ngắt: CPU xóa các cờ cấm ngắt để cho phép các ngắt khác được xử lý. Điều này đảm bảo rằng hệ thống phản hồi kịp thời các sự kiện bên ngoài.

Vì vậy, đáp án đúng là "Cả ba câu kia đều đúng".

Khi đang thực hiện một ISR (Interrupt Service Routine - chương trình phục vụ ngắt) ngoại lệ trên kiến trúc ARM, cờ cấm ngắt (interrupt disable flag) được lập (set) để ngăn không cho các ngắt khác làm gián đoạn quá trình xử lý ngắt hiện tại. Điều này đảm bảo rằng ISR hiện tại có thể hoàn thành công việc của mình một cách an toàn và chính xác trước khi cho phép xử lý các ngắt khác. Do đó, mục đích chính của việc này là để chương trình ISR không bị dừng lại và chuyển qua một ISR khác. Các ngoại lệ có độ ưu tiên cao hơn vẫn có thể ngắt một ISR đang chạy, nhưng việc cấm các ngắt thông thường giúp duy trì tính toàn vẹn của hệ thống.