Chíp điều khiển đồ họa CRTC 6845 MC có mấy chế độ làm việc

Phân cấp bộ nhớ là một phương pháp tổ chức bộ nhớ máy tính thành nhiều cấp khác nhau, với mỗi cấp có tốc độ truy cập, dung lượng và chi phí khác nhau. Mục đích chính của việc phân cấp bộ nhớ là giảm thời gian truy cập trung bình của CPU vào dữ liệu. Các cấp bộ nhớ nhanh (như cache) có dung lượng nhỏ và chi phí cao, được sử dụng để lưu trữ dữ liệu thường xuyên được truy cập. Các cấp bộ nhớ chậm (như ổ cứng) có dung lượng lớn và chi phí thấp, được sử dụng để lưu trữ dữ liệu ít được truy cập hơn. Do đó, đáp án C là chính xác nhất.

Thời gian dịch chuyển đầu đọc trung bình (seek time) và thời gian trễ do quay đĩa (rotational latency) là những yếu tố phụ thuộc nhiều vào công nghệ chế tạo đĩa cứng và thường ít thay đổi trong quá trình truy cập dữ liệu. Thời gian đọc/ghi dữ liệu có thể thay đổi tùy thuộc vào kích thước và vị trí của dữ liệu, cũng như tốc độ truyền dữ liệu của đĩa cứng, nhưng thời gian dịch chuyển đầu đọc và thời gian trễ do quay đĩa bị giới hạn bởi phần cứng và thiết kế vật lý của đĩa.

* Thời gian dịch chuyển đầu đọc trung bình: Thời gian trung bình để đầu đọc di chuyển đến đúng track chứa dữ liệu cần thiết. Điều này phụ thuộc vào cơ chế di chuyển đầu đọc và mật độ track trên đĩa, là những đặc tính cố định của đĩa cứng.
* Thời gian trễ do quay đĩa: Thời gian cần thiết để sector chứa dữ liệu quay đến vị trí dưới đầu đọc. Điều này phụ thuộc vào tốc độ quay của đĩa (RPM) và cũng là một đặc tính cố định của đĩa cứng.

Do đó, cả hai yếu tố này đều ít thay đổi và phụ thuộc nhiều vào công nghệ chế tạo đĩa cứng.

Nguyên lý định vị về không gian (Spatial Locality) trong bộ nhớ cache nói rằng nếu một địa điểm bộ nhớ được truy cập, thì có khả năng cao là các địa điểm bộ nhớ lân cận cũng sẽ sớm được truy cập. Điều này là do dữ liệu thường được lưu trữ và truy xuất theo các khối liền kề. Vì vậy, đáp án A là chính xác.

Các thiết bị ngoại vi (TBNV) không thể nối trực tiếp với bus hệ thống vì nhiều lý do, trong đó quan trọng nhất là sự khác biệt về tốc độ trao đổi dữ liệu và khuôn dạng dữ liệu giữa các TBNV và CPU/RAM. CPU và RAM hoạt động với tốc độ rất cao và sử dụng các giao thức truyền dữ liệu được chuẩn hóa. Trong khi đó, các TBNV có thể có tốc độ chậm hơn nhiều (ví dụ: bàn phím, chuột) hoặc sử dụng các định dạng dữ liệu khác nhau (ví dụ: card mạng, ổ cứng). Việc kết nối trực tiếp sẽ gây ra xung đột và làm giảm hiệu năng của hệ thống.

* A. BXL không thể điều khiển được tất cả các TBNV: Mặc dù BXL có thể không trực tiếp điều khiển *tất cả* các TBNV một cách đồng thời, nhưng đây không phải là lý do chính.
* B. Tốc độ trao đổi, khuôn dạng dữ liệu khác nhau: Đây là lý do chính xác nhất. Các TBNV có tốc độ và định dạng dữ liệu khác với bus hệ thống.
* C. Tất cả có tốc độ chậm hơn BXL và RAM: Không phải *tất cả* các TBNV đều chậm hơn, và đây không phải là vấn đề duy nhất.
* D. Tất cả các ý đều đúng: Không đúng, vì A và C không phải là lý do chính và có những điểm không chính xác.

Để giải bài toán này, ta cần xác định số bit cho tag, index và offset trong địa chỉ truy cập cache sử dụng kỹ thuật ánh xạ liên kết tập hợp.

1. Offset:
- Độ dài ngăn nhớ (word size) là 4 byte. => offset = log2(4) = 2 bits
- Line size là 128 byte => offset = log2(128) = 7 bits.

2. Index:
- Cache size là 128KB = 2^17 bytes.
- Số line trong cache = 128KB / 128 byte/line = 2^17 / 2^7 = 2^10 lines.
- Set size là 8 line = 2^3 line/set.
- Số set trong cache = Tổng số line / Số line mỗi set = 2^10 / 2^3 = 2^7 sets.
- Vậy index = log2(số set) = log2(2^7) = 7 bits.

3. Tag:
- Dung lượng bộ nhớ chính là 256MB = 2^28 bytes. Do đó, địa chỉ bộ nhớ chính cần 28 bits.
- Tag = Địa chỉ bộ nhớ chính - Index - Offset = 28 - 7 -7 = 14 bits.

Vậy dạng địa chỉ là 14 (tag) + 7 (index) + 7 (offset). Do đó đáp án đúng là 14 + 7 + 7